Publicación: Diseño de un circuito integrado con tecnología de 65 nm utilizando librerías de diseño de TSMC:
Portada
Descargar PDF 
Vista en línea Citas bibliográficas
Gestores Bibliográficos
Indexadores
Código QR
Autores
Autor corporativo
Recolector de datos
Otros/Desconocido
Director audiovisual
Editor
Tipo de Material
Fecha
Citación
Título de serie/ reporte/ volumen/ colección
Es Parte de
Resumen
En el presente trabajo, se abordó el proceso de la verificación de reglas eléctricas y las pruebas de layout versus schematic (ERC y LVS), fundamentales en el diseño de layout de circuitos integrados. Este fl ujo de diseño tuvo como propósito la mejora de los procesos desarrollados en iteraciones anteriores, abarcando desde el posicionamiento e interconexión de componentes hasta la corrección de errores encontrados durante las verificaciones, con el n de lograr un diseño más eficiente y fluido para futuros proyectos de circuitos personalizados. Para las pruebas se utilizaron herramientas de Synopsys, como IC Compiler II, que permitió la síntesis de layouts en silicio, y IC Validator, que se empleó para verificar que los resultados fueran fabricables. Se realizaron diversas pruebas en circuitos básicos como un NOT y circuitos de mayor complejidad como un carry look ahead, un contador de 16 bits y el circuito principal diseñado por el grupo de trabajo. Los resultados fueron satisfactorios, cumpliendo todos los objetivos propuestos. En cuanto a la verificación física mediante layout versus schematic (LVS), este trabajo definió un flujo eficiente y actualizado, adaptando las nuevas versiones de las herramientas como IC Validator. Siguiendo guías de investigaciones previas y la user guide de TSMC, se logró ajustar archivos de versiones anteriores a los formatos actuales, lo que permitió ejecutar el LVS en circuitos desde una compuerta NOT hasta circuitos más complejos, como una ALU. Además, se realizó una extracción parásita de resistencias utilizando StarRC, lo cual permitió identificar las resistencias parásitas en el diseño y evaluar su impacto en el rendimiento del circuito, sin que la complejidad del deck fuera demasiado elevada para identificar las conexiones. En trabajos futuros, se plantea la automatización del flujo de verificación mediante el desarrollo de scripts o herramientas personalizadas que permitan automatizar ciertas etapas del proceso, reduciendo la intervención manual y optimizando los tiempos de prueba. Además, se propone la automatización de la creación de celdas para el mapeo en los decks de extracción parásita, lo cual mejoraría la eficiencia en la asignación de celdas y permitiría una mayor precisión. Este enfoque contribuiría a una metodología más eficiente, con menor probabilidad de errores humanos.
Resumen en inglés
In this work, the process of performing electrical rule checking (ERC) and layout versus schematic (LVS) testing, which are essential in the layout design of integrated circuits, has been systematically addressed. This design ow builds on improvements from previous iterations, covering everything from the placement and interconnection of components to error correction during veri cation, aiming to support more e cient custom circuit designs in future projects. To conduct the tests, Synopsys tools, including IC Compiler II for silicon layout synthesis and IC Validator for manufacturability veri cation, were utilized. A series of tests were carried out on both basic circuits like a NOT gate and on more complex designs, such as a carry look-ahead, a 16-bit counter, and the main circuit developed by the team. The results were positive, meeting all established objectives. For physical veri cation through layout versus schematic (LVS), an e cient and updated ow was established by adapting new versions of tools such as IC Validator. Using insights from prior studies and the TSMC User Guide, we adjusted older les to align with current formats, facilitating LVS testing on a range of circuits from a single NOT gate to more complex designs, such as an ALU. Additionally, parasitic resistance extraction was conducted with StarRC, allowing for the identi cation of parasitic resistances and assessment of their impact on circuit performance without over-complicating the deck for connection identi cation For future development, it is proposed to automate the veri cation process through custom scripts or tools to reduce manual tasks and improve testing e ciency. Another suggestion includes automating cell creation for mapping in parasitic extraction decks, which would enhance cell allocation accuracy and optimize precision. These improvements aim to create a faster, more reliable methodology with reduced chances of human error.
