Abstract:
El proyecto se basa en la automatización de la etapa de síntesis lógica para llevar a
cabo una etapa automática, rápida y efectiva del primer chip, diseñado y elaborado en
Guatemala por estudiantes de la Universidad del Valle de Guatemala. Esta es la primera
etapa para la realización del chip, es muy importante, ya que al ser la primera etapa los
resultados deben de salir correctos para que no interrumpa el proceso de diseño. El objetivo
por cumplir es verificar que los resultados obtenidos sean los adecuados después de realizar
la automatización de dicho proceso y lograr obtener los archivos de Verilog que se utilizaran
para realizar las pruebas en un FPGA Genesys Xilinx Virtex-5 LX50T para corroborar que
el proceso de diseño del chip es exitoso.
La síntesis lógica es un código que describe un circuito en código Verilog para otorgar
compuertas lógicas de hardware para una tecnología dada, la que se utilizaran en este diseño
del primer chip será con librerías de TSMC. Este proceso de la etapa de síntesis lógica consta
de dos pasos:
Traducción implica comprender la descripción VHDL de las compuertas.
Optimización que implica seleccionar la combinación más eficiente de las librerías
de las bibliotecas de esa tecnología que se utiliza y las celdas para lograr relacionar
las funciones y que este funcione de la manera más adecuada y que cumpla con su
funcionalidad descrita.
En esta etapa se pueden agregar aspectos importantes para que el diseño de este funcione adecuadamente, como lo son las restricciones de diseño que se ven delimitadas por
la tecnología que se utiliza, colocación de componentes de manera eficiente para optimizar
de mejor manera el rendimiento del chip que se está desarrollando. Como resultados del
proceso de esta etapa se pueden obtener 3 formatos de archivos, que son: ’.sdc’, este agrupa
las netlist que el usuario configura durante el proceso de síntesis, el ‘.ddc’ almacena toda la
información de los netlist que se generaron al igual que las restricciones que se le asignan al
circuito y el último ‘.v’ es el archivo que contiene ya todas las netlist con las configuraciones
y restricciones que se hicieron previamente donde también se interconectan y se utiliza en
las etapas siguientes para el seguimiento del desarrollo del chip.
Design Vision es una herramienta de software utilizada para llevar a cabo con éxito la
etapa de síntesis lógica de un circuito que se describe a través de archivos HDL, este pasa
por un proceso de síntesis donde se logra sintetizar para poder obtener archivos netlist a
estructura de compuerta. Este puede utilizar librerías comunes y personalizadas como las
que proporciona la empresa de TSMC.
VCS es una herramienta donde se realizan las verificaciones del diseño en el que se está
trabajando, esta misma cuenta con un simulador y sistema para resolver limitaciones que
pueda presentar el diseño. DVE, por otra parte, es un complemento de VCS, este permite
simular y ver el comportamiento del diseño que se trabajó, con esto lograr ver que los
resultados a la salida son los adecuados, gracias a la interfaz gráfica amigable es fácil de
comprender y utilizar.
StarRC es una herramienta fundamental en la industria de EDA para la extracción de
parásitos. Esta herramienta proporciona soluciones de extracción de silicio precisa y de alto
rendimiento para SoC, digital personalizado y analógico / señal mixta. Esta implementación ofrece una facilidad de uso y productividad para poder acelerar el cierre de diseño y
verificación de firma. (LA)
