Abstract:
El presente trabajo trata principalmente acerca del proceso de síntesis física y la validación de reglas eléctricas o electric rule check (ERC) que se deben de realizar para el diseño del layout de un circuito integrado (IC). Se busca poder mejorar el proceso iniciado por las iteraciones pasadas de estas etapas del desarrollo de un IC. Esto abarca desde el posicionamiento e interconexión de los componentes hasta la corrección de errores que surjan durante las verificaciones a realizar. La refinación de estas etapas permitirá un flujo de diseño más fluido para futuros proyectos en donde sea necesario el diseño de un circuito personalizado.
Para poder realizar las pruebas necesarias para este trabajo, se utilizarán herramientas
proveídas por la empresa Synopsys. La herramienta de IC Compiler II permitió la síntesis
de un layout en silicio con los componentes necesarios para el funcionamiento del circuito,
mientras que IC Validator se utilizó para poder verificar que los resultados que se obtuvieron fueran fabricables. Se realizaron distintas pruebas con circuitos como un NOT, un full adder, un contador de 4 bits y el circuito diseñado por el grupo de trabajo de la Universidad del Valle de Guatemala (UVG).
Los resultados de este trabajo fueron satisfactorios. Se lograron cumplir todos los objetivos planteados. Se obtuvieron los layouts de los diferentes circuitos traduciendo los comandos de trabajos anteriores a la IC Compiler II. A pesar de realizar circuitos cada vez más complejos, la síntesis física fue realizada sin problemas. Las pruebas de ERC fueron exitosas, obteniendo los mismos resultados que se dieron en la iteración pasada de esa parte del proceso.
Finalmente, fue posible crear un script: para agilizar la etapa de la síntesis física y apoyar en la automatización del proceso.
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