Abstract:
El presente proyecto abarca el estudio y reconfiguración de la etapa de síntesis lógica
para llevar a cabo la fabricación del primer chip diseñado en Guatemala. Esta etapa es la
primer fase del flujo de diseño con el que se está trabajando, por lo que es importante lograr una configuración que produzca resultados satisfactorios. Este flujo de diseño fue propuesto por los estudiantes predecesores ex alumnos de la Universidad del Valle de Guatemala. El objetivo principal de este proyecto es desarrollar la sección de síntesis lógica adecuada para poder implementarla en las etapas posteriores del flujo de diseño.
Para continuar con la línea de investigación existente, se hizo uso de la herramienta
Design Vision perteneciente al grupo de Synopsys. A través de esta se llevaron a cabo
distintas pruebas con el objetivo de verificar el funcionamiento del script proporcionado al
inicio de la segunda fase del proyecto. Así mismo también se realizó una revisión del manual de la herramienta para poder entender el entorno de trabajo. Los circuitos que se utilizaron para comprobar la funcionalidad de la configuración fueron las compuertas Not, Nand de dos entradas, Nor de tres entradas, y a parte sumadores de 2, 8 y 32 bits.
El proceso de síntesis lógica se dividió en dos secciones. En la primer sección se llevó
a cabo la síntesis del circuito descrito en HDL generando un primer archivo en ’verilog’,
mientras en la segunda se procedió a elaborar la síntesis pero ahora con el nuevo archivo
descrito en ’verilog’ junto a la instancia a los pines de entradas y salidas. Esta última
configuración incluye la creación y asignación de pines de entrada y salida físicas al diseño, para ello también se revisó el proceso ya existente y se adecuó según los resultados que se obtuvieron en las pruebas.
Todo el proceso detallado en el documento se realizó a través de líneas de comando
descritas en la consola de Design Vision, estas pruebas y resultados fueron documentados en el presente trabajo de investigación, así mismo se muestra dicho proceso si se desea realizar a través de la interfaz gráfica de la herramienta. Esto se decidió realizar para brindarle al estudiante una guía del proceso paso a paso de tal forma que pueda entenderlo y ejecutarlo sin ninguna dificultad.
Como parte extra al proceso de síntesis se obtuvo la traducción del netlist a nivel transistor con ayuda de los archivos brindados por Synopsys con fines académicos. De igual forma el desarrollo se encuentra debidamente documentado en uno de los capítulos del trabajo escrito.
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