Diseño y fabricación de un circuito integrado con tecnología de 65 nm usando librerías de diseño de TSMC: pruebas nales de funcionamiento en HSPICE, generación y documentación de la síntesis física, veri caciones de antena y DRC

Abstract

Este trabajo se centra en la mejora del flujo de síntesis física de circuitos integrados, construido sobre las bases establecidas en años anteriores. El objetivo fue no solo automatizar aún más el flujo existente, sino también abordar los errores que emergen al ejecutar los scripts de síntesis. Dado que se trata de un proyecto intergeneracional, se buscó replicar y comprender los avances previos, familiarizándose con herramientas como IC Compiler II, IC Validator, VCS y WaveView. A partir de esto, se identificaron áreas de mejora, tales como la generación de un archivo Verilog con instancias de componentes lógicos y físicos, la definición de variables para valores repetidos y la eliminación de cálculos de tamaño previamente codificados de forma fija. Tras implementar estos cambios, se realizaron síntesis físicas de varios circuitos, comenzando con circuitos combinacionales simples y avanzando hacia circuitos secuenciales más complejos, incluyendo la síntesis del circuito El Gran Jaguar . Después de ajustar el runset de inserción de metal, las verificaciones DRC confirmaron que la mayoría de los circuitos cumplían con los requisitos mínimos de fabricación en todas las capas de metal. La única excepción fue El Gran Jaguar, que presentó un error en la capa Metal 2, aunque estuvo muy cerca de cumplir con las especificaciones. Este inconveniente se espera resolver con la implementación de la tecnología de 65 nm, ya que TSMC decidió descontinuar la tecnología de 180 nm. Por otro lado, las verificaciones de antena mostraron resultados satisfactorios en todos los circuitos. También se analizaron los archivos Verilog generados tras la síntesis y se identificó que no representaban completamente el layout físico del diseño. Asimismo, se documentaron detalladamente todas las etapas del flujo, incluyendo videos explicativos sobre el uso de las herramientas y la creación de librerías NDM. Este esfuerzo busca facilitar el aprendizaje y la adopción de nuevas tecnologías por parte de futuras generaciones. Finalmente, se realizaron pruebas funcionales del núcleo de algunos circuitos utilizando HSPICE y WaveView, validando así su correcto funcionamiento. De cara al futuro, se recomienda trabajar en un flujo de diseño más automatizado que sea capaz de ajustar las dimensiones del circuito en función de características específicas como el número de puertos, el tamaño, la frecuencia y el uso del reloj. Además, es crucial automatizar el mapeo de pines tras la extracción de parásitos, así como revisar el archivo CMD que controla este proceso. Esto no solo aceleraría las pruebas finales, sino que también garantizaría que el flujo sea más eficiente y confiable.

This work focuses on improving the physical synthesis ow of integrated circuits, building on foundations established in previous years. The aim was not only to further automate the existing ow but also to address errors that arise when running synthesis scripts. As this is an intergenerational project, the goal was to replicate and understand previous advancements, becoming familiar with tools such as IC Compiler II, IC Validator, VCS, and WaveView. From this, areas for improvement were identified, such as generating a Verilog le with instances of logical and physical components, defining variables for repeated values, and eliminating xed-size calculations previously hardcoded. After implementing these changes, physical syntheses of various circuits were performed, starting with simple combinational circuits and progressing to more complex sequential circuits, including the synthesis of the El Gran Jaguar circuit. After adjusting the metal insertion runset, DRC checks confirmed that most circuits met minimum manufacturing requirements on all metal layers. The only exception was El Gran Jaguar, which presented an error in the Metal 2 layer, although it was very close to meeting the speci cations. This issue is expected to be resolved with the implementation of 65 nm technology, as TSMC decided to discontinue 180 nm technology. On the other hand, antenna checks showed satisfactory results for all circuits. The Verilog les generated after synthesis were also analyzed and found not to fully represent the physical layout of the design. Additionally, all stages of the flow were thoroughly documented, including explanatory videos on the use of tools and the creation of NDM libraries. This efort is intended to simplify the learning process and support future generations in adopting new technologies. Finally, functional tests of the core of some circuits were performed using HSPICE and WaveView, thus validating their correct operation. Looking ahead, it is recommended to work on a more automated design flow capable of adjusting circuit dimensions based on specific features such as the number of ports, size, frequency, and clock usage. Additionally, automating pin mapping after parasitic extraction and reviewing the CMD le that controls this process are essential steps. These improvements would not only accelerate final testing but also enhance the eficiency and reliability of the design flow.