Publicación: Diseño de un circuito integrado con tecnología de 65 nm de TSMC : fase de síntesis física, verificación y generación de archivos para pruebas DRC, BND y de antena
| dc.contributor.advisor | De los Santos Chonay, Jonathan Alberto | |
| dc.contributor.author | Carranza Vásquez, Luis Pablo Gustavo | |
| dc.contributor.director | Esquit Hernández, Carlos Alberto | |
| dc.date.accessioned | 2026-06-12T15:49:08Z | |
| dc.date.issued | 2025 | |
| dc.description.abstract | En la Universidad del Valle de Guatemala se está desarrollando el primer diseño de un nanochip, proyecto que lleva el nombre de "El Gran Jaguar". Hasta el año 2024 se trabajó con la tecnología de 180 nm de transistores de TSMC, y en el 2025 se realizó la transición a la tecnología de 65 nm. El presente trabajo re eja una de las etapas de diseño, la cual corresponde a la síntesis física del circuito. En esta etapa se lleva a cabo la colocación de los componentes en un plano físico, el enrutamiento, pruebas de diseño (DRC y BND) y las verificaciones de antena. Esta etapa es crucial dado que en ella se genera el layout del circuito, y a partir de ello se hacen verificaciones para confirmar que el circuito sea fabricable y funcional. En el proyecto se establecieron los objetivos de replicar el proceso establecido en años anteriores y adaptar la síntesis física a la tecnología de 65 nm, de modo que se redujeran los errores para llevar el diseño a una etapa más cercana para la fabricación del circuito. Se realizó la réplica de los trabajos con las herramientas de IC Compiler II, Library Manager y IC Validator, y en el proceso de adaptación de la tecnología se observó que sería necesario realizar cambios en la mayor parte de los scripts. Se tomaron como base los scripts de las metodologías de años anteriores y fue posible realizar adaptaciones y correcciones para generar resultados con la tecnología de 65 nm. De esta manera fue posible obtener los primeros resultados que contenían más de 34 mil errores debidos a la actualización de la tecnología, y al realizar una revisión de la documentación y generar cambios en los comandos y el fl ujo fue reducir los errores DRC del circuito del Gran Jaguar hasta en un 96 %. Además, se establecieron bases importantes para implementar las pruebas BND y generar cambios en las librerías Milkyway, lo cual también se recomienda seguir trabajando e investigando como trabajo a futuro para el desarrollo del proyecto. En el presente documento se detalla cada uno de los cambios efectuados para conocer los nuevos procesos para la ejecución de la síntesis física. | spa |
| dc.description.abstract | At the Universidad del Valle de Guatemala, the first nanochip design is being developed under the project name "El Gran Jaguar". Up until 2024, the project used TSMC's 180 nm transistor technology, and in 2025, it transitioned to 65 nm technology. This work focuses on one of the design stages corresponding to the physical synthesis of the circuit. In this stage, the physical placement of components, routing, design checks (DRC and BND), and antenna verifications are carried out. This stage is crucial because it produces the circuit's layout, and based on it, verification steps are carried out to ensure that the circuit is manufacturable and functional. The project established the objectives of replicating the process used in previous years and adapting the physical synthesis to the 65 nm technology, with the goal of reducing errors and bringing the design closer to a stage suitable for fabrication. The replication of previous work was performed using the IC Compiler II, Library Manager, and IC Validator tools, and during the adaptation process it became clear that changes would be needed in most of the scripts. The scripts from previous methodologies were used as a reference, and it was possible to make adaptations and corrections to obtain results using the 65 nm technology. In this way, the first results were obtained, which contained more than 34 thousand errors due to the technology update. By reviewing the documentation and applying changes to the commands and ow, it was possible to reduce El Gran Jaguar circuit's DRC errors by up to 96 %. Additionally, an important step was established bases for implementing BND checks and making changes to the Milkyway libraries, which is also recommended as future work for further advancement of the project. This document details each of the changes made in order to understand the new processes required for performing the physical synthesis. | eng |
| dc.description.degreelevel | Pregrado | |
| dc.description.degreename | Licenciado en Ingeniería Electrónica | |
| dc.format.extent | 127 p. | |
| dc.format.mimetype | application/pdf | |
| dc.identifier.uri | https://repositorio.uvg.edu.gt/handle/123456789/6523 | |
| dc.language.iso | spa | |
| dc.publisher | Universidad del Valle de Guatemala | |
| dc.publisher.branch | Campus Central | |
| dc.publisher.faculty | Facultad de Ingeniería | |
| dc.publisher.place | Guatemala | |
| dc.publisher.program | Licenciatura en Ingeniería Electrónica | |
| dc.relation.references | L. A. N. Vásquez, "Implementación de circuitos sintetizados a nivel netlist a partir de un diseño en lenguaje descriptivo de hardware como primer paso en el flujo de diseño de un circuito integrado.," Tesis doct., Universidad del Valle de Guatemala, 2019. | |
| dc.relation.references | S. H. R. Vasquez, <<Definición del Flujo de Diseño para Fabricación de un Chip con Tecnología VLSI CMOS,>> Tesis doct., Universidad del Valle de Guatemala, 2019. | |
| dc.relation.references | J. A. de los Santos Chonay, <<Diseño de un sumador/restador completo de 32 bits con tecnología CMOS en un proceso de 28 nanómetros usando aplicaciones de diseño de la empresa Synopsys.,>> 2014. | |
| dc.relation.references | K. D. Hernández, <<Automatización de la etapa de síntesis lógica, optimización del proceso de instalación de las aplicaciones de Synopsys y documentación de los pasos de Front-End y Back-End para el diseño del Circuito Integrado .El Gran Jaguar",>> 2024. | |
| dc.relation.references | M. S. Illescas, <<Verificación de reglas de diseño (DRC) para el desarrollo de un flujo funcional de un circuito integrado con tecnología nanométrica.,>> 2021. | |
| dc.relation.references | L. E. A. López, <<Posicionamiento e interconexión entre componentes de un circuito sintetizado para el flujo de diseño de un circuito a escala nanométrica utilizando la herramienta de IC Compiler.,>> 2022. | |
| dc.relation.references | A. A. Hernández, <<Diseño de un circuito integrado con tecnología de 180nm usando librerías de diseño de TSMC: ejecución de la síntesis física, verificación de reglas de diseño y corrección de errores obtenidos.,>> 2022. | |
| dc.relation.references | J. A. A. Escobar, <<Diseño de un circuito integrado con tecnología de 180 nm usando librerías de diseño de TSMC: ejecución de la síntesis física, verificaciones de antena y corrección de errores obtenidos.,>> 2022. | |
| dc.relation.references | J. E. S. Jo, <<Diseño de un circuito integrado con tecnología de 180 nm usando librerías de diseño de TSMC : ejecución de la síntesis física, validación de reglas eléctricas y corrección de errores obtenidos.,>> 2022. | |
| dc.rights.accessrights | info:eu-repo/semantics/openAccess | |
| dc.rights.coar | http://purl.org/coar/access_right/c_abf2 | |
| dc.rights.license | Atribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0) | |
| dc.rights.uri | https://creativecommons.org/licenses/by-nc-nd/4.0/ | |
| dc.subject.armarc | Circuitos integrados | |
| dc.subject.armarc | Diseño VLSI | |
| dc.subject.armarc | Microelectrónica | |
| dc.subject.armarc | Semiconductors | |
| dc.subject.armarc | Physical design | |
| dc.subject.armarc | Electronic design automation | |
| dc.subject.ddc | 620 - Ingeniería y operaciones afines | |
| dc.subject.ods | ODS 9: Industria, innovación e infraestructura. Construir infraestructuras resilientes, promover la industrialización inclusiva y sostenible y fomentar la innovación | |
| dc.subject.proposal | VLSI | spa |
| dc.subject.proposal | Circuito integrado | spa |
| dc.subject.proposal | Síntesis física | spa |
| dc.subject.proposal | Design rule checks (DRC) | spa |
| dc.subject.proposal | Placement and routing (P&R) | spa |
| dc.title | Diseño de un circuito integrado con tecnología de 65 nm de TSMC : fase de síntesis física, verificación y generación de archivos para pruebas DRC, BND y de antena | spa |
| dc.type | Trabajo de grado - Pregrado | |
| dc.type.coar | http://purl.org/coar/resource_type/c_7a1f | |
| dc.type.coarversion | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |
| dc.type.content | Text | |
| dc.type.driver | info:eu-repo/semantics/bachelorThesis | |
| dc.type.version | info:eu-repo/semantics/publishedVersion | |
| dc.type.visibility | Public Thesis | |
| dspace.entity.type | Publication |
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