Etapa de verificación física de diseño en Silicio vs. Esquemático (LVS) en el flujo de diseño para un chip a nanoescala.

Abstract

Este trabajo establece una base sólida de uno de los módulos de verificación física en el flujo de diseño de un chip a nano escala, Layout Versus Schematic (LVS). El proceso de LVS se encarga de verificar la integridad del layout de un circuito integrado. El flujo de LVS tiene dos procesos básicos. El primer proceso es el de extracción, en donde se genera un netlist extrayendo dispositivos y sus interconexiones de una base de datos de un layout. Tras llevar a cabo una síntesis lógica se obtiene un netlist del esquemático original. Este netlist es traducido por NetTran a un formato de la herramienta de IC Validator de Synopsys para poder ser sometido al proceso de comparación, siendo este el segundo proceso del flujo de LVS. En el proceso de comparación se llevan a cabo modificaciones globales en los netlists, se generan puntos de equivalencia (celdas equivalentes) y posteriormente se comparan. Este toma como punto de comparación este par de celdas equivalentes, compuesto por una celda del netlist del layout y otra celda del netlist del esquemático. Por último, la herramienta de IC Validator genera un conjunto de archivos de resultados, los cuales pueden interpretarse para proceder a toma de decisiones y correción de errores.