Diseño de un circuito integrado con tecnología de 180nm usando la librería de diseño de TSMC. Verificación avanzada de la síntesis lógica y simulación avanzada del archivo final que incluye resistencias y capacitancias parásitas

Abstract

Este proyecto consta de la simulación y verificación de archivos obtenidos de la etapa de diseño lógico y la extracción de parásitos de los componentes de un circuito. La fase de simulación del diseño lógico se enfoca en la depuración y optimización. Esto se realiza con una tecnología de 180nm, la misma se llevará a cabo usando las librerías de TSMC, con el fin de realizar un chip a escala nanométrica. Esta parte busca concentrar su atención en optimizar el proceso de la realización del circuito descrito en Verilog y en simular los esquemáticos, que pueden llegar a generar las herramientas de Synopsys, y para corroborar la síntesis lógica se utilizará Verdi y Formality. La parte de la simulación sobre la extracción parásitos se realizará en HSPICE, esto permite simular el deck que contiene información generada por StartRC, el cual nos ayuda a caracterizar el circuito , para luego proceder a la fabricación del chip. Este proceso se pretende comprender lo que HSPICE ofrece, las librerías y los comandos que se utilizan en este proyecto, para que las personas en un futuro puedan utilizar el flujo de diseño y realizar sus propios proyectos desde un lenguaje descriptor de hardware. Además, se pretende mostrar como funciona el circuito con los parásitos incluidos en HSPICE y poder conocer las características técnicas que describen al circuito como: Potencia, Frecuencia, Análisis de tiempos, etc.. En el trabajo se realizó un flujo con distintos circuitos, aprendiendo de las herramientas proporcionadas por Synopsys. Se comenzó con circuito de poca complejidad tal como: un Not y una Xor. Luego, se procedió a realizar circuitos con mayor complejidad para ver si el flujo necesitaba de un cambio y así aprender más de las herramientas, ya que los softwares utilizados tienen su propio sistema de debug, con el fin de encontrar los errores en las simulaciones obtenidas. En este documento se presenta los diferentes flujos para cada circuito, en donde se muestra las verificaciones de equivalencias hechas por Formality entre el circuito descrito en Verilog y el circuito sintetizado y las verificaciones de funcionamiento de Verdi. Esta fase de diseño es importante, ya que necesitamos comprobar que nuestro circuito descrito en hardware funcione correctamente, por lo tanto, necesitamos de verificaciones avanzadas para corroborar que se esté haciendo una buena síntesis lógica y no termine dando problemas en la síntesis física.

This project consists of the simulation and verification of files obtained from the logical design stage and the extraction of parasites from the components of a circuit. The simulation phase of the logic design focuses on debugging and optimization. This is done with a 180nm technology, it will be carried out using the TSMC libraries, in order to make a chip at the nano-scale. This part seeks to focus its attention on optimizing the process of making the circuit described in Verilog and on simulating the schematics, which can be generated by the Synopsys tools, and Verdi and formality will be used to corroborate the synthesis. The part of the simulation about the extraction of parasites will be executed in HSPICE, This allows us to simulate the deck that contains information generated by StartRC, which helps us to characterize the circuit, and then proceed to the manufacture of the chip. This process is intended to understand what HSPICE offers, the libraries and the commands used in this project, so that in the future people can use the design flow and carry out their own projects from a hardware descriptor language. In addition, it is intended to show how the circuit works with the parasites included in HSPICE and to be able to know the technical characteristics that describe the circuit such as: Power, Frequency, Time analysis, etc. At work, a flow with different circuits was carried out, learning from the tools provided by Synopsys. It started with a low complexity circuit such as: a Not and an Xor. Then, we proceeded to make more complex circuits to see if the flow needs a change and thus learn more about the tools, since the software used has its own textbf debug system, in order to find the errors in the simulations obtained. This document presents the different flows for each circuit, showing the equivalence checks made by Formality between the circuit described in Verilog and the synthesized circuit and Verdi’s performance checks. This design phase is important, since we need to check that our circuit described in hardware works correctly, therefore, we need advanced verifications to corroborate that it is doing a good logical synthesis and does not end up giving problems in the physical synthesis.