Verificaciones LVS y ERC del circuito integrado “El Gran Jaguar” con tecnología de 65 nanómetros de TSMC

Abstract

El presente trabajo aborda la verificación física y eléctrica del circuito integrado “El Gran Jaguar”, diseñado con tecnología de 65 nm utilizando librerías de TSMC. El objetivo principal es la búsqueda de la equivalencia eléctrica entre el diseño lógico y su implementación física, así como asegurar la integridad de las conexiones y la confiabilidad del circuito antes de un posible proceso de fabricación. Se ejecutaron dos verificaciones fundamentales dentro del flujo RTL-to-GDSII : la prueba de Layout Versus Schematic (LVS) y Electrical Rule Check (ERC). Para ello, se emplearon herramientas de Synopsys como IC Compiler II, IC Validator y NetTran, además de la configuración de runsets específicos para tecnología de 65 nm. Debido a que el diseño incluye celdas estándar cuyo back-end no es accesible, se implementó un esquema de verificación tipo black box para validar únicamente las conexiones externas de dichas celdas. Además, serán incluidas etapas de preparación del entorno, réplica de diseños previos, análisis de resultados y documentación detallada del proceso, con el fin de que la replicabilidad del proyecto sea garantizada. Adicionalmente, se desarrolló una fracción representativa de las celdas estándar en Verilog para su verificación funcional mediante una FPGA Digilent Genesys, reforzando la consistencia del trabajo realizado durante la etapa de síntesis física. Los resultados obtenidos contribuirán a validar la funcionalidad del nanochip y establecerán un precedente para futuros desarrollos en microelectrónica avanzada en la región. Este trabajo no solo contribuye al avance tecnológico local, sino que también fortalece las capacidades de diseño y verificación de circuitos integrados en tecnologías nanométricas, abriendo nuevas oportunidades en campos como dispositivos médicos, IoT y telecomunicaciones.

This paper addresses the physical and electrical verification of the “El Gran Jaguar” integrated circuit, designed with 65 nm technology using TSMC libraries. The main objective is to find electrical equivalence between the logical design and its physical implementation, as well as to ensure the integrity of the connections and the reliability of the circuit before a possible manufacturing process. Two fundamental verifications were performed within the RTL-to-GDSII flow: the Layout Versus Schematic (LVS) verification and the Electrical Rule Check (ERC). To do this, Synopsys tools such as IC Compiler II, IC Validator, and NetTran were used, in addition to the configuration of specific runsets for 65 nm technology. Because the design includes standard cells whose back-end is not accessible, a black box verification scheme was implemented to validate only the external connections of these cells. In addition, stages for environment preparation, replication of previous designs, analysis of results, and detailed documentation of the process will be included in order to guarantee the replicability of the project. In addition, a representative fraction of the standard cells was developed in Verilog for functional verification using a Digilent Genesys FPGA, reinforcing the consistency of the work carried out during the physical synthesis stage. The results obtained will contribute to validating the functionality of the nanochip and set a precedent for future developments in advanced microelectronics in the region. This work not only contributes to local technological advancement, but also strengthens the design and verification capabilities of integrated circuits in nanometric technologies, opening up new opportunities in fields such as medical devices, IoT, and telecommunications.