Desarrollo y documentación del proceso de síntesis física, DRC y BND para el nanochip El Gran Jaguar en tecnología de 65nm de TSMC, utilizando herramientas de Synopsys

Abstract

El diseño de circuitos nanométricos es el motor que impulsa la vida moderna. Este trabajo de graduación aborda la adaptación a la tecnología de 65 nm para la síntesis física de circuitos integrados digitales, en especial del nanochip El Gran Jaguar , un proyecto que explora una nueva área en Guatemala, el diseño VLSI. Se enfatizó la importancia de una jerarquía en el entorno de trabajo y un cambio ordenado de 180 nm a 65 nm, estructurado por las características y fases de diseño, facilitando la creación de librerías y la síntesis física. El cuidado de la jerarquía y su entorno fue posible siguiente las recomendaciones de las herramientas y los manuales. Se abarca la selección de archivos basada en las recomendaciones de IMEC. También, la modi cación de runsets (DRC, BEOL, FEOL, antena) y uso de scripts en el ujo de diseño, optimizando tiempo y recursos en la síntesis física. El trabajo también incluyó las veri caciones físicas de los diseños con el n de minimizar los errores la más posible. El gran desafío consistió en hacer la transferencia a la tecnología de 65 nm y adaptar el ujo al recomendado por Synopsys, ayudándonos a obtener mejores resultados. Para esto, se utilizó IC Compiler II y IC Validator, logrando una reducción de más del 98% en los errores de DRC y resultados satisfactorios en las veri caciones de antena. Finalmente, la metodología de referencia de Synopsys para la herramienta IC Compiler II ayudó a optimizar etapas desde la creación de librerías hasta la exportación de archivos del diseño sintetizado. Explorando así una nueva alternativa para la síntesis de circuitos para futuros investigadores dentro de la universidad. Como trabajo futuro, se recomienda seguir enfatizando la importancia del orden y la jerarquía en el entorno de trabajo, así como la documentación detallada de cada paso en el proceso de síntesis física. Además, la comunicación con el equipo de diseño, Synopsys y IMEC es crucial para corregir los errores restantes y fabricar el nanochip con éxito.

Nanometric circuit design is the driving force behind modern life. This graduation project addresses the adaptation to 65 nm technology for the physical synthesis of digital integrated circuits, particularly the El Gran Jaguar nanochip, a project that explores a new area in Guatemala: VLSI design. The importance of a hierarchy in the work environment and an orderly change from 180 nm to 65 nm, structured by design characteristics and phases, was emphasized, facilitating the creation of libraries and physical synthesis. Caring for the hierarchy and its environment was possible by following the recommendations in the tools and manuals. It covers le selection based on IMEC recommendations. It also covers the modi cation of runsets and the use of scripts in the design ow, optimizing time and resources in physical synthesis. The work also included physical veri cation of the designs in order to minimize errors as much as possible. The big challenge was to make the transfer to 65 nm technology and adapt the ow to that recommended by Synopsys, helping us to achieve better results. For this, IC Compiler II and IC Validator were used, achieving a reduction of more than 98% in DRC errors and satisfactory results in antenna veri cations. Finally, Synopsys' reference methodology for the IC Compiler II tool helped optimize stages from library creation to the export of synthesized design les. This explored a new alternative for circuit synthesis for future researchers within the university. As future work, it is recommended to continue emphasizing the importance of order and hierarchy in the work environment, as well as detailed documentation of each step in the physical synthesis process. In addition, communication with the design team, Synopsys, and IMEC is crucial to correcting remaining errors and successfully manufacturing the nanochip.