Publicación: Automatización y mejora de la etapa de síntesis lógica, optimización del proceso de instalación de aplicaciones de Synopsys y simulación para el diseño del circuito integrado "El Gran Jaguar" en su adaptación a la tecnología de 65 nm
| dc.contributor.advisor | de los Santos, Jonathan | |
| dc.contributor.advisor | Esquit Hernández, Carlos | |
| dc.contributor.author | Valdés Oajaca, Carlos Julio | |
| dc.date.accessioned | 2026-03-26T21:03:05Z | |
| dc.date.issued | 2025 | |
| dc.description | Formato PDF digital — 648 páginas — incluye gráficos, tablas y referencias bibliográficas. | |
| dc.description.abstract | El presente trabajo de tesis se enfoca en la automatización y mejora de la etapa de síntesis lógica, la optimización del proceso de instalación de aplicaciones de Synopsys y la simulación para el diseño del circuito integrado "El Gran Jaguar" en su adaptación a la tecnología de 65 nm. Se detallan los flujos de diseño, herramientas y metodologías empleadas para lograr estos objetivos, incluyendo la síntesis de diversos circuitos digitales y la verificación experimental mediante FPGA. | spa |
| dc.description.abstract | In this thesis, an improved methodology for the logic synthesis and experimental verification of the nanochip "El Gran Jaguar" is presented, aligned with the design flow recommended by Synopsys. As part of the methodological process, five preliminary circuits were synthesized in order to validate the proposed ow before addressing the complete design of the nanochip. All syntheses were carried out using TSMC's 65 nm technology, yielding correct results in the simulations. In particular, the ring oscillator exhibited proper behavior, overcoming inconsistencies reported in previous work. Subsequently, the nanochip's core was implemented on a Xilinx Virtex-5 Genesys FPGA to perform its verification through a FPGA prototyping approach. In this scheme, the FPGA serves as a temporary replacement for the ASIC, while the Raspberry Pi represents the system with which the chip will interact once fabricated. The tests demonstrated correct transmission and reception of characters through this interface, as well as the expected operation of the ring oscillator, verified through oscilloscope measurements. Additionally, a script was developed to automate the installation of Synopsys applications. This procedure was validated through the successful installation of Synopsys Installer and StarRC, significantly reducing the time and complexity required to prepare the working environment. The results obtained confirm the validity of the proposed methodology, the correct operation of the nanochip, and the usefulness of the automation tool developed. | eng |
| dc.description.degreelevel | Pregrado | |
| dc.description.degreename | Licenciado en Ingeniería Electrónica | |
| dc.description.tableofcontents | Prefacio i Índice de figuras ix Índice de cuadros xii Resumen xiii Abstract xiv 1. Introducción 1 2. Antecedentes 3 2.1. El circuito integrado "El Gran Jaguar" . 3 3. Justificación 13 4. Objetivos 15 4.1. Objetivo general . 15 4.2. Objetivos específicos . 15 5. Alcance 17 6. Marco teórico 18 6.1. Flujo de diseño para ASIC ( Application Specific Circuit ) . 18 6.2. Herramientas de Synopsys . 22 7. Archivos de TSMC de 65 nm 32 7.1. Librerías para las celdas de TSMC de 65 nm . 32 7.2. Archivos PDF de las librerías de TSMC de 65 nm . 35 7.3. Archivos Verilog de las librerías de TSMC de 65 nm . 35 ii 8. Estructura de directorios 37 8.1. Estructura de directorios general . 38 8.2. Estructura de directorios para la síntesis lógica . 39 9. Flujo de diseño para la síntesis lógica 43 10.Preparación para la síntesis lógica 48 10.1. Diseño de circuitos digitales a nivel RTL . 49 10.2. Desarrollo del script de síntesis lógica en TCL . 56 11.Síntesis de circuitos digitales descritos en Verilog 63 11.1. Síntesis lógica de una compuerta NOT . 63 11.2. Síntesis lógica de un Carry Look-Ahead Adder de 4 bits . 81 11.3. Síntesis lógica de un Ripple Carry Counter de 4 bits . 99 11.4. Síntesis lógica de un Ring Oscillator . 117 11.5. Síntesis lógica de una Arithmetic Logic Unit (ALU) de 4 bits con un Ring Oscillator . 134 11.6. Síntesis lógica del nanochip "El Gran Jaguar" . 159 12.ISE Design Suite 181 12.1. Instalación . 181 12.2. Celdas estándar ( Blackboxes ) . 186 12.3. Simulación del nanochip "El Gran Jaguar" en ISE Design Suite . 196 13.Verificación experimental del gate-level netlist del core del nanochip "El Gran Jaguar" ( FPGA prototyping ) 210 13.1. Programación del FPGA Xilinx Virtex-5 Genesys . 212 13.2. Verificación experimental junto a la Raspberry Pi 4B . 217 14.Automatización para la instalación de las aplicaciones de Synopsys 222 14.1. Explicación general del script Synopsys_Apps_Inst.sh . 223 14.2. Ejecución del script Synopsys_Apps_Inst.sh . 225 15.Conclusiones 234 16.Recomendaciones 236 17.Referencias 238 18.Anexos 242 18.1. Código de Python para la generación del Verilog del core del nanochip "El Gran Jaguar" . 242 18.2. Nanochip "El Gran Jaguar" . 248 18.3. Códigos para la simulación e implementación del gate-level netlist del core de "El Gran Jaguar" en el FPGA Xilinx Virtex-5 Genesys . 592 18.4. Códigos para la automatización de la instalación de las aplicaciones de Synopsys610 19.Glosario 647 iii Índice de figuras 1. Flujo de diseño front-end (izquierda) y back-end (derecha) [2] . 4 2. Síntesis lógica: (a) Esquemático sin el uso de restricciones y (b) Esquemático con el uso de restricciones [3] . 5 3. Síntesis física de full adder en IC Compiler . 6 4. Síntesis física de "El Gran Jaguar" en IC Compiler II . 7 5. Errores de densidad en la capa de metal 5 y 6 . 8 6. Layout con 2 errores de densidad . 8 7. Layout sin errores de densidad pero múltiples errores de diseño . 9 8. Layout con red de alimentación correcta . 10 9. Simulación de la síntesis lógica de "El Gran Jaguar" . 11 10. Layout de "El Gran Jaguar" en 180 nm . 12 11. Flujo de diseño para un ASIC digital . 19 12. Flujo de diseño del Front-End propuesto por Synopsys [30] [33] . 22 13. Interfaz gráfica de Design Compiler (Design Vision) . 27 14. Interfaz gráfica de Verdi . 28 15. FPGA Xilinx Virtex-5 Genesys . 29 16. Conectores Pmod del FPGA Xilinx Virtex-5 Genesys . 30 17. Entorno Xilinx ISE . 31 18. Raspberry Pi 4B . 31 19. Condición de operación de la librería tcbn65lpwc0d9 . 34 20. Condición de operación de la librería tpdn65lpnv2od3wc5 . 34 21. Estructura de directorios general . 38 22. Estructura de directorios para la síntesis lógica . 39 23. Diagrama de inputs y outputs para la síntesis lógica . 43 24. Flujos de diseño para la síntesis lógica empleados en años anteriores . 45 25. Flujo de diseño propuesto para la síntesis lógica . 46 26. Wire Bonding de un circuito integrado . 51 27. Esquemático del pad PDDW0204SCDG . 52 28. Tabla de verdad del pad PDDW0204SCDG . 53 iv 29. Diagrama de flujo para la realización de un script de síntesis lógica en TCL . 57 30. Archivos necesarios para sintetizar la compuerta NOT . 64 31. Interfaz gráfica de Verdi al simular el core de la NOT . 65 32. Partes de la herramienta Verdi al simular . 66 33. Simulación de la compuerta NOT . 67 34. Modificación de parámetros para sintetizar el core de la NOT . 68 35. Ejecución del script desde la terminal para realizar la síntesis de la NOT . 68 36. Celdas totales y verificación de la síntesis del core de la NOT . 69 37. GUI de Design Compiler de la síntesis del core de la NOT . 70 38. Esquemático del core de la NOT sintetizada . 71 39. Archivos producidos por la síntesis del core de la NOT . 72 40. Simulación del circuito sintetizado del core de la NOT . 72 41. Explicación de la función de la sección de Schematic con la síntesis de la NOT 73 42. Modificación de la instancia del archivo testbench . 74 43. Simulación de la NOT con pads . 75 44. Modificación del script para realizar la síntesis del circuito con pads . 76 45. Ejecución del script desde la terminal para realizar la síntesis de la NOT con pads . 76 46. Ejecución del comando report_cell desde la terminal luego de sintetizar la NOT con pads . 77 47. Ejecución del comando check_design desde la terminal luego de sintetizar la NOT con pads . 78 48. Esquemático de la NOT con pads en Design Vision . 79 49. Archivos producto de la síntesis de la NOT con pads . 80 50. Simulación de la NOT sintetizada con pads . 81 51. Archivos del CLA necesarios para la síntesis . 82 52. Simulación del CLA de 4 bits . 86 53. Modificación de los parámetros del script para sintetizar el CLA . 87 54. Ejecución del script desde la terminal para realizar la síntesis del core del CLA 87 55. Celdas estándar y verificación de errores de la síntesis del core del CLA . 88 56. Esquemático del CLA en Design Vision . 89 57. Simulación del CLA sintetizado . 90 58. Modificación de la instancia dentro del testbench del CLA . 91 59. Simulación del CLA con pads . 92 60. Modificación del parámetro USER_OPTION . 93 61. Ejecución del script desde la terminal para realizar la síntesis del CLA con pads . 93 62. Celdas estándar totales del CLA sintetizado con pads . 94 63. Ejecución del comando check_design luego de sintetizar el CLA con pads 95 64. Esquemático del CLA con pads . 97 65. Archivos que resultan de la síntesis del CLA con pads . 98 66. Simulación del CLA sintetizado con pads . 98 67. Archivos para el RCC de 4 bits . 101 68. Simulación del RCC de 4 bits . 102 69. Cambio de parámetros para la síntesis del RCC . 103 70. Ejecución del script desde la terminal para realizar la síntesis del core del RCC103 71. Celdas de la síntesis del core del RCC . 104 v 72. Esquemático del core del RCC . 106 73. Archivos de salida al sintetizar el core del RCC de 4 bits . 107 74. Simulación del core del RCC de 4 bits . 108 75. Cambio de instancia del testbench del RCC de 4 bits . 109 76. Simulación del RCC de 4 bits con pads . 110 77. Cambio del segundo parámetro para realizar la síntesis del RCC de 4 bits con pads . 110 78. Ejecución del script desde la terminal para realizar la síntesis del RCC de 4 bits con pads . 111 79. Celdas mapeadas del RCC de 4 bits con pads . 111 80. Probblemas asociados con la síntesis del RCC de 4 bits con pads . 112 81. Esquemático del RCC de 4 bits sintetizado con pads . 116 82. Archivos producto de la síntesis del RCC de 4 bits con pads . 116 83. Simulación de la síntesis del RCC de 4 bits con pads . 117 84. Archivos para llevar a cabo la síntesis del ring oscillator . 120 85. Adición del delay en el archivo ring_osc.v . 121 86. Simulación de core del ring oscillator . | spa |
| dc.format.extent | 648 páginas | |
| dc.format.mimetype | application/pdf | |
| dc.identifier.uri | https://repositorio.uvg.edu.gt/handle/123456789/6362 | |
| dc.language.iso | spa | |
| dc.publisher | Universidad del Valle de Guatemala | |
| dc.publisher.branch | Campus Central | |
| dc.publisher.faculty | Facultad de Ingeniería | |
| dc.publisher.place | Guatemala | |
| dc.publisher.program | Licenciatura en Ingeniería Electrónica | |
| dc.relation.references | J. A. de los Santos, Diseño de un sumador/restador completo de 32 bits con tecnología CMOS en un proceso de 28 nanómetros usando aplicaciones de diseño de la empresa Synopsys, Tesis de Licenciatura en Ingeniería Electrónica, Universidad del Valle de Guatemala, 2014. | |
| dc.relation.references | S. H. Rubio, Definición del Flujo de Diseño para Fabricación de un Chip con Tecnología VLSI CMOS, Tesis de Licenciatura Ingeniería Electrónica, Universidad del Valle de Guatemala, 2019. | |
| dc.relation.references | L. A. Nájera, Implementación de circuitos sintetizados a nivel netlist a partir de un diseño en lenguaje descriptivo de hardware como primer paso en el flujo de diseño de un circuito integrado, Tesis de Licenciatura Ingeniería Electrónica, Universidad del Valle de Guatemala, 2019. | |
| dc.relation.references | S. Cardona, Mejoramiento del proceso de síntesis lógica llevada a cabo para la elaboración de un circuito integrado a escala nanométrica, Facultad de Ingeniería, Universidad del Valle de Guatemala, Trabajo de Graduación en modalidad de Tesis, 2020. | |
| dc.relation.references | M. G. Flores, Corrección de anillo de entradas/salidas y pruebas de antena y ERC para la definición del flujo de diseño del primer chip con tecnología nanométrica desarrollado en Guatemala, Facultad de Ingeniería, Universidad del Valle de Guatemala, Trabajo de Graduación en modalidad de Tesis, 2020. | |
| dc.relation.references | M. Sibrian, Verificación de reglas de diseño (DRC) para el desarrollo de un flujo funcional de un circuito integrado con tecnología nanométrica, Universidad del Valle de Guatemala, Tesis de Graduación, 2020. | |
| dc.relation.references | J. Girón, Etapa de verificación física de Diseño en Silicio vs. Esquemático (LVS) en el flujo de diseño para un chip a nanoescala, Universidad del Valle de Guatemala, Trabajo de Graduación, 2020. | |
| dc.relation.references | E. O. Torres, Diseño de un circuito integrado con tecnología de 180 nm usando librerías de diseño de TSMC: Ejecución y simulación para la etapa de síntesis lógica, Universidad del Valle de Guatemala, Trabajo de Graduación en modalidad de Tesis, 2021. | |
| dc.relation.references | L. Abadía, Posicionamiento e interconexión entre componentes de un circuito sintetizado para el fl ujo de diseño de un circuito a escala nanométrica utilizando la herramienta de IC Compiler, Facultad de Ingeniería, Universidad del Valle de Guatemala, Tesis de Graduación, 2021. | |
| dc.relation.references | J. R. Orozco, Diseño de un circuito integrado con tecnología de 180 nm usando librerías de diseño de TSMC: ejecución de la fase de verificación física Layout vs Schematic (LVS), Universidad del Valle de Guatemala, Tesis de Graduación, 2021. | |
| dc.rights.accessrights | info:eu-repo/semantics/openAccess | |
| dc.rights.coar | http://purl.org/coar/access_right/c_abf2 | |
| dc.rights.license | Atribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0) | |
| dc.rights.uri | https://creativecommons.org/licenses/by-nc-nd/4.0/ | |
| dc.subject.armarc | Electrónica | |
| dc.subject.armarc | Integrated circuits | |
| dc.subject.armarc | Circuitos integrados | |
| dc.subject.armarc | Application-specific integrated circuits | |
| dc.subject.ddc | 620 - Ingeniería y operaciones afines | |
| dc.subject.ocde | 2. Ingeniería y Tecnología::2B. Ingenierías Eléctrica, Electrónica e Informática | |
| dc.subject.ods | ODS 9: Industria, innovación e infraestructura. Construir infraestructuras resilientes, promover la industrialización inclusiva y sostenible y fomentar la innovación | |
| dc.subject.proposal | Nanochip | spa |
| dc.subject.proposal | Síntesis Lógica | spa |
| dc.subject.proposal | Simulación | spa |
| dc.subject.proposal | El Gran Jaguar | spa |
| dc.title | Automatización y mejora de la etapa de síntesis lógica, optimización del proceso de instalación de aplicaciones de Synopsys y simulación para el diseño del circuito integrado "El Gran Jaguar" en su adaptación a la tecnología de 65 nm | spa |
| dc.title.translated | Automation and improvement of the logical synthesis stage, optimization of the Synopsys application installation process, and simulation for the design of the integrated circuit "El Gran Jaguar" in its adaptation to 65 nm technology | |
| dc.type | Trabajo de grado - Pregrado | |
| dc.type.coar | http://purl.org/coar/resource_type/c_7a1f | |
| dc.type.coarversion | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |
| dc.type.content | Text | |
| dc.type.driver | info:eu-repo/semantics/bachelorThesis | |
| dc.type.version | info:eu-repo/semantics/publishedVersion | |
| dc.type.visibility | Public Thesis | |
| dspace.entity.type | Publication |
