Nanochip El Gran Jaguar: síntesis física, LVS y pruebas finales

Abstract

Este trabajo documenta la preparación para fabricar el nanochip El Gran Jaguar en tecnología de 65nm mediante un ujo digital alineado con prácticas de Synopsys. El objetivo central es habilitar el pre- oorplanning de la síntesis física con Design Compiler NXT (DCNXT) y ejecutar la verificación layout versus schematic (LVS) con la reference methodology (RM) de IC Validator, generando paquetes reproducibles para su integración posterior en IC Compiler II (ICC2). La investigación se delimita al dominio digital del PDK de 65 nm, es decir, al uso de librerías de celdas estándar y reglas asociadas al núcleo lógico sin abarcar dispositivos analógicos o de alto voltaje, e integra la migración de artefactos desde 180 nm, la definición de celdas y black boxes, y la activación de un conjunto mínimo de reglas ERC para fortalecer la correspondencia electro-topológica. En la metodología, se adoptó una síntesis topográfica en DCNXT para estimación de die/core, colocación preliminar de macros y pines, y preparación de restricciones físicas y temporales. Asimismo, se configuró el entorno RM de ICV para LVS/ERC con decks, equivalencias y plantillas XML trazables. El flujo se validó con casos base y jerárquicos antes de escalar al diseño principal. Por lo tanto, los resultados confirmaron la viabilidad del pre-fl oorplanning y la preparación de entregables reproducibles para ICC2, así como la obtención de bloques representativos con LVS = PASS y la identificación de violaciones FLOATING.psub en ERC, derivadas de celdas sin conexión a VSS durante la etapa física. Se concluyó que la replicación disciplinada del flujo en tecnología previa acelera la migración a 65 nm, disminuye el riesgo de integración y proporciona una base sólida para el perfeccionamiento del sign-off eléctrico en futuros proyectos.

This work documents the preparation for fabricating the El Gran Jaguar nanochip in 65 nm technology through a digital ˛ow aligned with Synopsys practices. Its main objective is to enable pre-˛oorplanning for physical synthesis using Design Compiler NXT (DCNXT) and to perform layout versus schematic (LVS) verification with the reference methodology (RM) of IC Validator, generating reproducible packages for subsequent integration into IC Compiler II (ICC2). The research is limited to the digital domain of the 65 nm PDK, that is, to the use of standard cell libraries and rules associated with the logic core, without covering analog or high-voltage devices. It also includes the migration of artifacts from 180 nm, the definition of cells and black boxes, and the activation of a minimum set of ERC rules to strengthen electro-topological correspondence. The methodology adopted topographical synthesis in DCNXT for die/core estimation, preliminary macro and pin placement, and the preparation of physical and timing cons-traints. Likewise, the ICV RM environment was configured for LVS/ERC using traceable decks, equivalences, and XML templates. The ˛ow was validated with baseline and hierar-chical cases before being scaled to the main design. The results confirmed the feasibility of pre-floorplanning and the preparation of reproducible deliverables for ICC2. They also demonstrated the successful generation of representative blocks with LVS = PASS and the identification of FLOATING.psub violations in ERC, caused by cells lacking connection to VSS during the physical stage. It was concluded that the disciplined replication of the ˛ow in a previous technology accelerates migration to 65 nm, reduces integration risk, and provides a solid foundation for re˝ning electrical sign-off in future projects.