Implementación y verificación de la funcionalidad de código obtenido durante la síntesis lógica de arquitectura del nano chip Gran Jaguar utilizando una plataforma de desarrollo con un FPGA Xilinx Virtex-5 Genesys.

Abstract

El presente trabajo procura determinar el funcionamiento del código obtenido en la línea de investigación de la síntesis lógica. Gracias a los avances, se logró obtener el código de verilog que describe el nanochip Gran Jaguar. Dado este resultado, se necesitó implementar un ambiente en el que pueda ser simulado para verificar el funcionamiento, por lo que se optó por un FPGA Xilinxs Geneys. Este dispositivo, al ser una nueva etapa de pruebas se tuvo que familiarizar con el ambiente de trabajo ISE. Para adaptarse al nuevo ambiente, se comenzó por la instalación del mismo y se realizaron las correcciones respectivas de las librerías que permiten hacer pruebas físicas. Así mismo, se generaron guías de instalación y funcionamiento del sistema para poder ser adaptado a futuro. Se prosiguió a crear códigos básicos de verilog para hacer pruebas físicas de los puertos de expansión I/O con el fin de probar un bus de datos de 8 bits que genera el FPGA. Al tener el ambiente funcionando y las pruebas del mismo, se crearon los códigos de las cajas negras que no pudo proveer TSMC en formato Verilog, por lo que al terminar su creación se realizaron las pruebas del código obtenido en la síntesis lógica en el ambiente de simulación Isim para comprobar su funcionamiento y realizar las pruebas de funcionamiento físico. Tratando de finalizar haciendo uso de un microcontrolador para utilizarse como traductor de la salida de nanochip para interconectarse con un computador que despliegue su funcionamiento. (A)