Abstract:
El presente proyecto se basa en el desarrollo de la etapa de síntesis lógica para llevar
a cabo el diseño y fabricación del primer chip elaborado en Guatemala. Esta etapa es la
primera de varias que conforman el flujo de diseño con el que se está trabajando el circuito integrado, por lo que es de vital importancia que los resultados obtenidos sean satisfactorios y el flujo no sea interrumpido. El objetivo principal de este proyecto es realizar y verificar que la síntesis lógica cumpla con todos los requisitos necesarios de las siguientes etapas libre de errores.
Para poder realizar la síntesis lógica se utilizó la herramienta de Design Vision perteneciente al grupo de herramientas de Synopsys. Con esta herramienta somos capaces de realizar la lectura de un archivo HDL y sintetizarlo utilizando librerías que nos provee el fabricante para obtener un diseño que utilice celdas reales fabrícables. Los circuitos que se emplearon para corroborar este proceso fueron las compuertas Not, Xor, Synchronous Counter, Fulladder, Rom/Ram Memory y una ALU.
Por último se utilizó la herramienta de VCS y el complemento DVE para realizar la verificación del funcionamiento de los diferentes circuitos empleados para el proceso de síntesis, para poder ejecutar simulaciones de los circuitos, se desarrolló un test bench el cual simula el comportamiento de las entradas y salidas de los circuitos.
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